SerDes 채널에서 데이터 속도가 계속 증가함에 따라 신호 무결성(SI : Signal Integrity)이 설계 프로세스에서 점점 더 중요 해지고 있습니다. 기존의 설계 방식으로는 S- 파라>미터 (예를 들어, 삽입 손실)를 갖는 패시브 채널은 신호가 양호한 타이밍을 유지하는지 또는 지터 컴플라이언스 테스트를 통과하는지를 더 이상 보장 할 수 없을 수 있습니다. 따라서 복잡한 SerDes 채널을 3D EM 시뮬레이션하고 SIMULIA CST Studio Suite®의 Eye Diagram Tool을 사용하여 지터(jitter) 분석을 수행하는 방법에 대해 소개합니다.